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（原标题：三维芯片堆叠， 检阅下一代计较架构）
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通过招揽由胜利抛弃在动态立时存取存储器堆栈上方的处理单位构成的三维堆叠计较架构，开荒了一种用于 3D 集成芯片的新式电源技艺。
为了终了这一缱绻，询查东谈主员开荒了精密高速键合技艺和粘合剂技艺等关键技艺。这些新技艺有助于得志高性能计较应用的需求，这些应用既需要高内存带宽，又需要低功耗和低电源噪声。
从电视等浮浅的家用电器到札记本电脑和智高腕表，电子开荒改变了咱们的正常生存。半导体制造技艺和芯片封装工艺的卓绝是这些电子开荒爆炸式增长的关键。然则，在现在东谈主工智能(AI) 和高性能计较时期，对更快、更高效处理器的需求仍未获得得志。
传统的系统级封装 (SiP) 循序愚弄焊料凸块将半导体芯片陈设在二维平面 (2D) 上，但其尺寸受限，亟需开荒新式芯片集成技艺。为此，日本东京科学询查所 (Science Tokyo) 的一支询查团队构想了一种名为 BBCube 的改动式 2.5D/3D 芯片集成循序。此外，为了股东 BBCube 的内容应用，他们开荒了三项关键技艺。
他们的询查后果和甘休最近在2025 年 5 月 27 日至 5 月 30 日举行的2025 IEEE 第 75 届电子元件和技艺会议 (ECTC)上进行了展示。（感兴味的一又友不错点击集结查阅：https://ectc.net/program/75-ECTCFinal-Web.pdf）
该询查团队由日本东京科学询查所（Science Tokyo）轮廓询查中心WOW定约异构与功能集成部门的特聘教养Norio Chujo、Takayuki Ohba和其他科学家构成，领先开荒了一种面朝下的晶圆上芯片（COW）工艺，以躲藏使用焊料互连的局限性。
他们愚弄喷墨技艺和遴荐性粘合剂涂覆循序，见效地将不同尺寸的芯片端正键合到 300 毫米华夫晶圆上，芯片间间距仅为 10 μm，最短贴装时候不到 10 毫秒。
在诠释注解精准的 COW 工艺时，定投Chujo 指摘谈：“卓绝 30，000 个不同尺寸的芯片被制造到华夫晶圆上，终赫然更快的键合速率，何况莫得发生任何芯片零散故障。”
为了终了这种精准高速的COW工艺，询查东谈主员将注看法转向处分可能影响超薄晶圆多层堆叠的热褂讪性问题。通过全心联想化学特质，他们开荒了一种可用于COW和晶圆对晶圆工艺的新式粘合剂材料DPAS300。这种新式粘合剂由有机-无机搀和结构构成，在推行询查中进展出了精良无比的粘合性和耐热性。
终末，为了终了高内存带宽并擢升 BBCube 的电源竣工性，科学家们招揽了 3D xPU-on-DRAM 架构，并通过新的电源分拨高速公路进行强化。这包括在 xPU 和 DRAM 之间镶嵌电容器、在华夫晶圆上终了再行散播层，以及在晶圆通谈和 DRAM 划线中抛弃硅通孔。
Chujo 强调 3D 堆叠计较架构的上风，他暗意：“这些改动将数据传输所需的能量裁汰到传统系统的五分之一到二稀奇之一，同期还将电源噪声扼制到 50 mV 以下。”
总的来说，东京科学大学的询查东谈主员开荒的芯片集成技艺有可能改变下一代计较架构。
https://techxplore.com/news/2025-06-3d-chip-stacking-method-traditional.html
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